---

Ⅰ. 插件描述

Syntax for SystemVerilog

Ⅱ. 基本信息

创建日期：  2008-06-12 使用用户：  1 Github星：  1 插件作者：  Aditya Kher

Ⅲ. 安装方法

使用Vundle管理器安装

在你的.vimrc下添加:

Plugin '/systemverilog-vim-kher'

… 然后在Vim中运行以下命令:

:source %
:PluginInstall

对于Vundle版本 < 0.10.2，请用上面的Bundle替换Plugin。

使用NeoBundle管理器安装

在你的.vimrc下添加:

NeoBundle '/systemverilog-vim-kher'

… 然后在Vim中运行以下命令:

:source %
:NeoBundleInstall

使用VimPlug管理器安装

在你的.vimrc下添加:

Plug '/systemverilog-vim-kher'

… 然后在Vim中运行以下命令:

:source %
:PlugInstall

使用Pathogen管理器安装

在终端中运行以下命令:

cd ~/.vim/bundle
git clone https://github.com/vim-scripts/systemverilog.vim--Kher

Ⅳ. 文档说明

IEEE 1800 SystemVerilog is the industry's first unified hardware description and verification language (HDVL) standard. SystemVerilog is a major extension of the established IEEE 1364 Verilog language.
cheers!