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Ⅰ. 插件描述

auto generate verilog testbench file

Ⅱ. 基本信息

创建日期：  2013-05-23 使用用户：  2 Github星：  5 插件作者：  jun wang

Ⅲ. 安装方法

使用Vundle管理器安装

在你的.vimrc下添加:

Plugin 'kdurant/verilog-auto-testbench'

… 然后在Vim中运行以下命令:

:source %
:PluginInstall

对于Vundle版本 < 0.10.2，请用上面的Bundle替换Plugin。

使用NeoBundle管理器安装

在你的.vimrc下添加:

NeoBundle 'kdurant/verilog-auto-testbench'

… 然后在Vim中运行以下命令:

:source %
:NeoBundleInstall

使用VimPlug管理器安装

在你的.vimrc下添加:

Plug 'kdurant/verilog-auto-testbench'

… 然后在Vim中运行以下命令:

:source %
:PlugInstall

使用Pathogen管理器安装

在终端中运行以下命令:

cd ~/.vim/bundle
git clone https://github.com/kdurant/verilog-testbench

Ⅳ. 文档说明

# AutoTestbench
A simple plugin for edit verilog. I hope you like it.

Feature

• [x] Generate component instance
• [x] Support verilog-2001 syntax
• [x] need python3

Installation

Plug 'kdurant/verilog-testbench'

Usage

• Run :Testbench to generate testbench templet
• Run :VerilogInstance to generate component instance
• Run :VerilogInterface to generate interface(SystemVerilog) templet
• Run :VerilogClass to generate class(SystemVerilog) templet
  You use p to paste it.

Recommend module(port) declaration

module spi_slave_core
(
    input  wire                 clk,
    input  wire                 rst,

    input  wire                 spi_dummy,
    input  wire [7:0]           spi_tx_data,

    output reg                  spi_oe,
    output reg [7:0]            spi_rx_data
);

Note

1. This plugin don't check your syntax whether is corrected.
2. Don't support port declaration like below:

intput      a,
b, c ;
intput      a, b, c, d;

1. parameter declaration must like below:

module Top #
(
  parameter SATA_BURST_SIZE     = 32'd16*1024
)
(
    input   xxx,
    output  xxx
);