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Ⅰ. 插件描述

verilog_instance.vim: create instantiation of ports from port declaration

Ⅱ. 基本信息

创建日期：  2017-09-02 使用用户：  7 Github星：  8 插件作者：  Antoine Madec

Ⅲ. 安装方法

使用Vundle管理器安装

在你的.vimrc下添加:

Plugin 'antoinemadec/verilog-instance-vim-lives-by-it'

… 然后在Vim中运行以下命令:

:source %
:PluginInstall

对于Vundle版本 < 0.10.2，请用上面的Bundle替换Plugin。

使用NeoBundle管理器安装

在你的.vimrc下添加:

NeoBundle 'antoinemadec/verilog-instance-vim-lives-by-it'

… 然后在Vim中运行以下命令:

:source %
:NeoBundleInstall

使用VimPlug管理器安装

在你的.vimrc下添加:

Plug 'antoinemadec/verilog-instance-vim-lives-by-it'

… 然后在Vim中运行以下命令:

:source %
:PlugInstall

使用Pathogen管理器安装

在终端中运行以下命令:

cd ~/.vim/bundle
git clone https://github.com/antoinemadec/vim-verilog-instance

Ⅳ. 文档说明

verilog-instance.vim

Create SystemVerilog port instantiation from port declaration.

Work on modules, tasks, functions and all other similar structures.

Installation

Use your favorite plugin manager.

Using vim-plug:

Plug 'antoinemadec/vim-verilog-instance'

Quick start guide

try these commands:

• gbi(

  • Start VerilogInstance command (gb) for inner (parenthesis

• vjjgb

  • visual-select j down twice
  • Start VerilogInstance command (gb) on the 3 selected lines

Options

• let g:verilog_instance_skip_last_coma = {0/1}

  • When the variable is 1, last printed line will skip the coma. Default value is 0.

Other vim plugins for Verilog/SystemVerilog

verilog_systemverilog

verilog_systemverilog is a syntax plugin for Verilog and SystemVerilog

Author

Antoine Madec

License

Copyright (c) Antoine Madec. Distributed under the same terms as Vim itself. See :help license.